TP 1 M3
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan D flip flop dan output seven segment
2. Gambar Rangkaian Simulasi
[Kembali]
4. Prinsip Kerja [Kembali]
Ada dua switch SPDT di rangkaian ini. Kaki SW-SPDT yang terhubung ke daya berfungsi sebagai pengindikasi logika 1, dan kaki SW-SPDT yang terhubung ke tanah berfungsi sebagai pengindikasi logika 0. Di sini terdapat empat rangkaian D flip-flop yang disusun secara seri, serta keluaran akhir, yang terdiri dari tujuh segment, yang digunakan sebagai alat untuk menampilkan angka keluaran dari counter. Kaki set dan reset masing-masing D flip-flop terhubung dengan SW-SPDT. Mereka dapat bekerja saat kondisi turun waktu, yang berarti mereka aktif saat kondisi dari 1 ke 0. Untuk memungkinkan mereka untuk melakukan perhitungan, kita harus menjadikan kaki set dan reset berlogika 1 (tidak aktif).
Rangkaian yang digunakan pada percobaan ini adalah Rangkaian Counter Asyncronous. Hal ini disebabkan karena pada rangkaian ini, hanya D flip-flop pertama yang mendapatkan sinyal clock atau tegangan awal dari clock, sedangkan D flip-flop selanjutnya mendapatkan inputan clock dari output D flip-flop sebelumnya.
Kita lihat pada flip flop pertama nilai input kaki S dan R bernilai 1, maka input tersebut tidak akan aktif karena kaki S dan R bersifat active low, dan inputan D dihubungkan dengan output Q', kemudian dari output Q' disambungkan kepada clock D flip-flop setelahnya. Begitupun seterusnya sampai D flip-flop terakhir. Sehingga, saat dirunning, maka rangkaian ini akan melakukan perhitungan mulai dari 0 Rangkaian ini termasuk ke dalam Counter asinkronus up, karena melakukan perhitungan dari yang terkecil hingga terbesar.
Komentar
Posting Komentar