Laporan Akhir Percobaan 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Module D'Lorenzo

2.Jumper

3.Panel DL 2203D

4.Panel DL 2203S

5.Panel DL 2203C

6.Proteus

3. Rangkaian Simulasi [Kembali]

-Rangkaian Percobaan 1

-Rangkaian D Flip Flop dan JK Flip Flop

4. Prinsip Kerja Rangkaian [Kembali]

-D FLIP FLOP

D flip-flop adalah pengembangan dari RS flip-flop, tetapi dengan kondisi output yang lebih stabil dan tidak memiliki kondisi terlarang seperti pada RS flip-flop. D flip-flop memiliki satu input, yaitu input D (data). Rangkaian ini sama seperti RS flip-flop, tetapi salah satu input dilewatkan melalui gerbang NOT, sehingga kedua input selalu mempunyai logika yang berlainan. Pada saat input clock berlogika 1, input D akan diteruskan ke rangkaian SR flip-flop. Jika input D berlogika tinggi, maka output Q akan berada pada logika tinggi, dan jika input D berlogika rendah, maka output Q akan berada pada logika rendah. Pada saat input clock berlogika rendah, data output pada jalur Q akan ditahan, sehingga memori 1 bit dapat disimpan

-J-K FLIP FLOP

Input: J-K flip-flop memiliki dua input, yaitu J dan K, serta satu input clock (CLK).
Output: Memiliki dua output, Q dan Q', di mana Q' adalah komplemen dari Q.
Cara Kerja
1. Keadaan Stabil: Ketika kedua input J dan K berada pada logika rendah (0), output Q tetap pada keadaan sebelumnya.
2. Reset: Jika J = 0 dan K = 1, maka output Q akan di-reset menjadi 0.
3. Set: Jika J = 1 dan K = 0, maka output Q akan diset menjadi 1.
4. Toggle: Jika kedua input J dan K berada pada logika tinggi (1), maka output Q akan beralih ke keadaan yang berlawanan (toggle) setiap kali terjadi pulsa clock